チップ設計は各国の開発優先事項のXNUMXつであり、中国のチップ設計産業を拡大することで、外国のチップへの私の国の依存を減らすことができます。 以前の記事で、編集者はかつてチップ設計の順方向および逆方向のフローとチップ設計の展望を紹介しました。 この記事では、エディターが実際のチップ設計の章、RFIDチップ設計におけるクロックツリーの消費電力の最適化と実現について紹介します。
1概要
UHF RFIDは、UHF無線周波数識別タグチップです。 チップはパッシブ電源モードを採用しています。キャリアエネルギーを受け取った後、RFフロントエンドユニットはVdd電力信号を生成して、チップ全体に電力を供給します。 電源システムの制限により、チップは大電流駆動を生成できないため、低電力設計はチップ開発プロセスにおける大きな進歩となりました。 デジタル回路部品の消費電力をできる限り少なくするために、デジタル論理回路設計プロセスでは、システム構造の単純化に加えて（単純な機能、エンコードモジュール、デコードモジュール、乱数生成モジュール、クロックのみを含む） 、リセットモジュール、メモリ制御ユニット（全体の制御モジュールと同様に）、非同期回路設計は、いくつかの回路の設計に採用されています。 このプロセスでは、クロックツリーがデジタルロジックの消費電力の大部分（約30％以上）を消費するため、クロックツリーの消費電力を削減することで、デジタルロジックとタグチップ全体のパワー。 消費のための重要なステップ。
2チップの電力構成と消費電力を削減する方法
2.1消費電力の構成
図1チップ消費電力の構成
動的消費電力には主に、この設計の消費電力の主要コンポーネントである短絡消費電力と反転消費電力が含まれます。 短絡時の消費電力は内部の消費電力であり、デバイス内のある瞬間にP管とN管がオンになることによる瞬間的な短絡によって発生します。 ターンオーバー時の消費電力は、CMOSデバイスの出力での負荷容量の充電と放電によって発生します。 リーク電力消費には、主にサブスレッショルドリークとゲートリークによる電力消費が含まれます。
今日、電力消費のXNUMXつの最も重要な原因は、容量変換とサブスレッショルドリークです。
2.2消費電力を削減する主な方法
図2チップの消費電力を削減する主な方法
2.2.1電源電圧Vddを下げる
電圧アイランド：異なるモジュールは異なる電源電圧を使用します。
マルチレベル電圧スケーリング：同じモジュール内に複数の電圧源があります。 さまざまなアプリケーションに応じて、これらの電圧源を切り替えます。
動的電圧周波数スケーリング：「マルチレベル電圧調整」のアップグレードバージョン。各モジュールの動作周波数に応じて電圧を動的に調整します。
AdapTIve電圧スケーリング：電圧を適応的に調整するために回路動作を監視できるフィードバック回路を使用するDVFSのアップグレードバージョン。
サブスレッショルド回路（設計はより難しく、それでも学術研究の範囲内にとどまります）
2.2.2周波数fと離職率Aを下げる
コードの最適化（共通の要因の抽出、リソースの再利用、オペランドの分離、ピーク時の電力消費を削減するための逐次作業など）
ゲート付き時計
マルチクロック戦略
2.2.3負荷容量（CL）とトランジスタサイズ（Wmos）の削減
順次ユニットを減らす
チップ面積とスケール削減
プロセスのアップグレード
2.2.4漏れ電流Ileakの低減
制御しきい値電圧（しきい値電圧）（MTCMOS、VTCMOS、DTCMOSを使用する場合はしきい値電圧↑リーク電流↓）
ゲート電圧（Gate Voltage）を制御する（ゲート-ソース電圧を制御してリーク電流を制御する）
トランジスタスタック（冗長トランジスタを直列に接続し、抵抗を増やしてリーク電流を減らします）
ゲーテッド電源（Power gaTIngまたはPSO）（モジュールが動作していないときは、電源をオフにして漏れ電流を効果的に低減します）
3 RFIDチップのクロックツリー電力消費の最適化
チップが動作している場合、消費電力の大部分はクロックネットワークのターンオーバーによるものです。 クロックネットワークが大きい場合、この部分によって引き起こされる電力損失は非常に大きくなります。 多くの低消費電力テクノロジの中で、ゲーテッドクロックは、フリップ消費電力と内部消費電力に対して最も強い抑制効果を持っています。 この設計では、マルチレベルのゲーテッドクロックテクノロジーと特別なクロックツリー最適化戦略の組み合わせにより、消費電力の大部分を節約しています。 このプロジェクトでは、ロジックデザインで消費電力のさまざまな最適化戦略を使用し、バックエンド合成および物理デザインでいくつかの方法を試しました。 フロントエンドとバックエンドでのいくつかの電力最適化と反復により、ロジックコードデザインと最小電力消費が統合されたアプローチであることがわかりました。
4.1 RTLステージで手動でクロックゲーティングを追加する
図3ゲーテッドクロックの回路図
モジュールdata_reg（En、Data、clk、out）
入力En、clk;
入力[7：0]データ。
出力[7：0]アウト。
常に@（posedge clk）
if（En）out = Data;
エンドモジュール
このステージの目的は主にXNUMXつあります。XNUMXつ目は、ゲートクロックユニットを追加してターンオーバー率を制御し、各モジュールのクロックターンオーバー確率に応じて動的電力消費をより合理的に削減することです。 XNUMXつ目は、できるだけバランスの取れた構造のクロックネットワークを作成することです。 消費電力を削減するために、バックエンドクロックツリーの合成ステージに一部のクロックバッファーを追加できることが保証されます。 ファウンドリセルライブラリのICG（統合ゲーティング）ユニットは、実際のコード設計で直接使用できます。
4.2統合フェーズのツールが統合ゲートに挿入されます
図4論理合成中のゲートクロック挿入
＃クロックゲーティングオプションを設定します。max_fanoutのデフォルトは無制限です
set_clock_gating_style -sequential_cellラッチ\
-positive_edge_logic {統合} \
\の前の-control_point
-control_signal scan_enable
＃「常に有効」なICGを挿入して、よりバランスの取れたクロックツリーを作成します
power_cg_all_registersをtrueに設定します。
power_remove_redundant_clock_gatesをtrueに設定します
read_db design.gtech.db
current_designトップ
ソースdesign.cstr.tcl
＃クロックゲーティングを挿入する
挿入_クロック_ゲーティング
コンパイル
＃挿入されたクロックゲーティングに関するレポートを生成する
レポート_クロック_ゲーティング
この段階の目的は、統合ツール（DC）を使用してゲーテッドユニットを自動的に挿入し、消費電力をさらに削減することです。
最大ファンアウトなど、ICGを挿入するためのパラメーター設定（図に示すように、ファンアウトが大きいほど、節電効果が高く、ファンアウトのバランスが取れている、デザインによってはスキューが小さい）に注意してください。さらに、minimum_bitwidthパラメーター設定さらに複雑なゲート制御構造のために、通常開いているICGを挿入して、クロックネットワーク構造のバランスをとる必要があります。
4.3クロックツリーの合成段階での消費電力の最適化
図5 XNUMXつのクロックツリー構造の比較（a）：マルチレベルの深度タイプ。 （b）：数段フラットタイプ
最初に、クロックツリーの構造に対するクロックツリーの包括的なパラメーターの影響を紹介します。
スキュー：クロックスキュー。クロックツリーの全体的な目標です。
挿入遅延（レイテンシ）：クロックツリーのレベル数の増加を制限するために使用される、クロックパスの合計遅延。
最大タランスション：最大変換時間は、第XNUMXレベルのバッファーで駆動できるバッファーの数を制限します。
最大容量最大ファンアウト：最大負荷容量と最大ファンアウトは、第XNUMXレベルのバッファーで駆動できるバッファーの数を制限します。
一般的なデザインにおけるクロックツリー合成の最終目標は、クロックスキューを低減することです。 レベル数を増やしてファンアウトの各レベルを減らすと、より多くのバッファーに投資し、各クロックパスのレイテンシのバランスをより正確に取り、スキューを小さくします。 ただし、低電力設計の場合、特にクロック周波数が低い場合、タイミング要件はそれほど高くないため、クロックツリーの規模を縮小して、クロックツリーによって引き起こされる動的スイッチング消費電力を削減できることが望まれます。 図に示すように、クロックツリーのレベル数を減らし、ファンアウトを増やすことで、クロックツリーのサイズを効果的に削減できます。 ただし、バッファ数の削減により、マルチレベルクロックツリーよりもレベル数が少ないクロックツリーは、各クロックパスのレイテンシの大まかなバランスを取り、スキューを大きくします。 クロックツリーの規模を縮小することを目的として、低電力のクロックツリー合成は、特定のスキューを増加させることを犠牲にしていることがわかります。
特にこのRFIDチップでは、TSMC 0.18um CMOS LOGIC / MS / RFプロセスを使用しており、クロック周波数は1.92Mと非常に低いです。 このとき、クロックツリー合成にクロックを使用する場合は、クロックツリーの規模を小さくするために低クロックを使用します。 消費電力クロックツリーの合成は、主にスキュー、レイテンシ、遷移の制約を設定します。 ファンアウトを制限すると、クロックツリーレベルの数が増加し、消費電力が増加するため、この値は設定されていません。 ライブラリーのデフォルト値。 実際には、9つの異なるクロックツリー制約を使用しました。制約と包括的な結果を表1に示します。
5まとめ
表1に示すように、一般的な傾向として、ターゲットスキューが大きいほど、最終的なクロックツリーサイズが小さくなり、クロックツリーバッファーの数が少なくなり、対応する動的および静的電力消費量が少なくなります。 これにより、クロックツリーが保存されます。 消費の目的。 目標スキューが10nsより大きい場合、基本的に消費電力は変化しませんが、スキュー値が大きいとホールドタイミングが悪化し、タイミング修正時に挿入されるバッファ数が増えるため、妥協する必要があります。 チャートから、戦略5と戦略6が推奨されるソリューションです。 さらに、最適なスキュー設定が選択されている場合、最大遷移値が大きいほど、最終的な消費電力が低くなることもわかります。 これは、クロック信号の遷移時間が長いほど、必要なエネルギーが小さくなるためと理解できます。 さらに、レイテンシ制約の設定は可能な限り大きくすることができ、その値は最終的な電力消費結果にほとんど影響しません。
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